臺積電、三星、英特爾等晶片大廠近期積極布局晶背供電網(wǎng)路（BSPDN），并宣布將導入邏輯晶片的開發(fā)藍圖，像三星計劃將BSPDN 技術用于2 納米晶片，該公司近日也于日本VLSI 研討會上公布BSPDN 研究結果。
根據(jù)比利時微電子研究中心（imec）的說法，BSPDN 目標是減緩邏輯晶片正面在后段制程面臨的擁塞問題，透過設計技術協(xié)同優(yōu)化（DTCO），在標準單元實現(xiàn)更有效率的導線設計，協(xié)助縮小邏輯標準單元的尺寸。
換言之，BSPDN 可解釋成小晶片設計演變，原本將邏輯電路和記憶體模組整合的現(xiàn)有方案，改成正面具備邏輯運算功能，背面供電或訊號傳遞。
一般而言，透過晶圓正面供電的方法雖能完成任務，卻會使功率密度下降、性能受損，不過新的BSPDN 方法還沒被代工廠采用。
三星稱跟傳統(tǒng)方法相比，BSPDN 可將面積減少14.8%，晶片能擁有更多空間，公司可增加更多電晶體，提高整體性能；線長也減少9.2%，有助降低電阻、使更多電流通過，從而降低功耗，改善功率傳輸狀況。
▲ 三星分享BSPDN 研究成果。（Source：三星）
今年6 月，英特爾也舉辦BSPDN 相關的發(fā)布會，并將其命名為「PowerVia」。Team Blue 計劃在英特爾20A 制程中采用這方法，使得晶片利用率有望達到90%。
英特爾認為，PowerVia 將解決矽架構中的互連瓶頸，透過晶圓背面提電來實現(xiàn)連續(xù)傳輸；該公司預計在2024 年推出的Arrow Lake CPU 中采用這種新方法。
另有市場消息稱，臺積電如期2025 年上線2 納米制程，2025 年下半年在新竹市寶山鄕量產，計劃2026 年推出N2P 制程，這個制程將采用BSPDN 技術。
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